微架构与工艺技术协同设计：应对热密度与功耗挑战的未来之路

随着半导体制造工艺的持续演进，性能和晶体管密度的提升潜力正日益受到功耗与散热的制约。尽管材料科学、互连技术以及器件结构的革新依旧不可或缺，但这些创新如今必须与架构设计策略深度融合，方能充分挖掘系统级的效率潜力。与此同时，人工智能计算需求的指数级增长已突破传统的扩展轨迹，这进一步加剧了在严苛的功耗和散热约束下，通过架构与工艺技术的协同来达成前所未有性能水平的紧迫性。

本文深入探讨了微架构与工艺技术协同设计如何共同应对不断攀升的热密度、功耗挑战以及性能需求，并敦促工艺研究人员在其技术路线图中充分考虑架构因素的影响。

引言

摩尔定律并未失效，但它正在经历深刻的范式转变。在原子级材料工程、高导电性金属层、三维晶体管结构、背面供电网络、新型高密度三维封装等诸多前沿研究的推动下，晶体管尺寸持续微缩，然而传统的等比例缩放优势正日益受到功率密度和散热瓶颈的挑战。随着晶体管尺寸的缩减和三维结构的普及，集成度不断提高，性能瓶颈也随之转移：如今的系统性能不再仅仅受限于晶体管的开关速度或数量，而是越来越依赖于其高效管理能量耗散和热流的能力。

与此同时，人工智能工作负载的爆炸式增长——其特点是海量模型参数、密集的训练流程和低延迟推理需求——使计算需求呈数量级攀升，进一步加剧了数据中心和边缘设备的功耗与散热压力。

在这个新时代，微架构创新已不再是次要的优化手段，它必须与工艺技术同步演进。电源供应、散热管理和计算效率必须在器件和系统堆栈的各个层面进行整体考量。本文提出了一种协同设计视角：微架构不断演变的需求如何引导工艺技术的发展方向，以及工艺突破如何才能充分融入架构设计，从而转化为实际可感知的性能提升。

热密度

A. 更高的集成度会放大热密度。

热密度定义为单位面积内的功耗，而芯片面积的快速缩小会急剧放大热密度。更小的特征尺寸和更高的集成度虽然能够提升性能，但也会导致局部发热量激增。Fred Pollack 在 1999 年的 MICRO32 主题演讲（图 1）中指出，当时的功率密度已经超过了热板，并预测将很快达到核反应堆的水平。

Debbie Marr 在 2024 年的 MICRO56 主题演讲（图 2）中表明，英特尔核心处理器的功率如今已经远超这一水平。尽管关于核反应堆功率密度的说法时常存在争议，但毋庸置疑，如今的硅芯片可以在极短时间内达到临界温度。

硅芯片从安全温度升至临界温度的速度之快，使得热传感器和散热措施必须从一开始就纳入设计考量。曾经仅在高性能系统中才会遇到的散热挑战，如今也蔓延至主流设备和移动平台。

B. 传统散热管理的局限性

传统的散热片和风扇等策略已难以满足需求。液冷、均热板和新型相变材料虽然能提供帮助，但这些方案在成本、可靠性和体积方面均存在局限。因此，微架构和芯片布局已成为散热管理的首要工具。

C. 支持散热管理的架构策略

微架构师现在采用多种技术来分散热量并避免热点产生。这些技术包括：

• 热感知布局规划：将低活动率逻辑单元放置在高活动模块附近，以促进热扩散。
• 通过复制缓解热点：复制关键发热逻辑单元并轮换活动，以实现局部冷却。
• 传感器驱动控制：嵌入温度传感器，以动态快速地调整工作负载和电压/频率设置。
• 利用面积进行散热：不再仅仅追求面积最小化，而是利用面积来空间分散功率并降低峰值温度。

高效节能性能

A. 性能与功耗：电压调节图

图 2 显示了 CPU 设计的性能与功耗曲线，

其中性能和功耗受以下关系控制：

其中，IPC 指的是每个周期平均指令数，即 CPU 内核执行指令的速率。C 是设计中晶体管在程序执行过程中切换所需的平均动态电容，V 是施加在晶体管上的电压。曲线的电压缩放区域是大多数 CPU 内核执行指令的工作区。电压缩放表明性能如何随电压的提高（进而支持更高频率）而提升，但功耗呈指数级增长，这凸显了降低漏电和减少电容的工艺技术的必要性。图 4 显示了芯片的热成像图，其中标注了热点和冷点。

B. 工艺技术进步

如图 5 所示，工艺技术的进步使得在恒定功耗下实现更高的性能（例如，通过更快的晶体管、降低电容）以及在恒定性能下实现更低的功耗（例如，通过低漏电材料和堆叠器件）成为可能。

然而，激进的尺寸缩小可能会加剧热密度，因此需要架构层面采取应对措施。工艺研究人员必须认识到，能够提高导热性和支持非均匀电压域的材料与布局创新，是下一代架构的关键推动因素。

C. 微架构性能特性

如图 6 所示，添加微架构性能特性可以实现更高的性能，例如采用更大的结构或更多的流水线级。但通常情况下，增加电容也会相应提高性能。

如图 7 所示，通过简化微架构（采用更小的结构尺寸、减少推测执行），可以减小面积，从而降低目标频率，进而减少电容和漏电（如果电容和漏电在整体系统设计中占据主导地位）。

将高性能与低功耗 CPU 内核相结合，是实现所需性能并优化整体系统功耗的有效途径。

系统级扩展

A. 阿姆达尔定律与多处理器可扩展性

图 8 展示了阿姆达尔定律对多处理器性能可扩展性的限制。并行程序通常包含串行执行区域和并行执行区域。阿姆达尔定律指出，并行程序的性能会渐近地接近一个由程序串行部分比例所决定的极限。

图 9 展示了由于硬件和软件共享资源（例如锁、缓存、内存、网络延迟和带宽）而导致的多处理器可扩展性限制。尽管工艺节点允许每个芯片集成更多核心，但阿姆达尔定律和多处理器可扩展性限制了实际工作负载可达到的性能。事实上，如图 9 所示，多处理器可扩展性对于整数工作负载很少超过 0.97，对于浮点工作负载很少超过 0.90。

另一个关键考虑因素是典型工作负载条件下活动核心数的利用率。实际上，当对多种工作负载进行测量时，核心的活跃分布通常如图 10 所示，其中最常见的情况是只有一个核心处于活动状态，其次是所有核心均处于活动状态，然后是 2 个、3 个等核心处于活动状态。

B. 对处理器设计的影响

功耗和带宽由活动核心数共享，而活动核心数可能会动态变化。这会对应用于每种类型核心的数量、类型和微架构优化产生影响。第二节中描述的热约束和功率约束及解决方案也可以应用于整个系统，以针对各种工作负载场景进行优化。

关键工艺研究方向与架构需求相契合

为了支持架构目标，以下工艺研究领域至关重要：

• 低漏电、低电容材料：支持频率扩展，同时避免功耗失控。
• 热感知 3D 集成：管理堆叠芯片中的垂直热流。
• 精细化电源门控：实现每个模块的功耗控制。
• 片上热传感器：支持实时架构热管理。
• 异构集成：支持在同一芯片上实现高性能和高效率核心。

过去，工艺和架构团队往往在各自独立的设计阶段开展工作。如今，反馈循环至关重要：架构热图必须指导器件布局和封装方案；工艺限制必须指导架构布局规划和性能目标。协同优化能够实现更明智的权衡和更快的路径规划。

结论

先进的半导体工艺技术正在释放出卓越的性能潜力——但如果没有架构意识的引导，其优势将受到功耗和散热的严重制约。一种新的架构与工艺协同设计模式必须应运而生。下一代计算不仅需要更小的晶体管，更需要更智能的系统。通过将能效和散热约束视为共同的责任，我们可以将摩尔定律的轨迹延伸至一个可持续的、高性能的未来。