台积电在IEDM 2025实现CFET集成电路运行关键突破

在近期落幕的IEDM 2025国际电子器件大会上，台积电首次公开验证了采用互补场效应晶体管（CFET）这一前沿技术的集成电路的可行性与运行表现。

依据IEDM官方先前预告，台积电本届大会公布了两项核心里程碑：首款全功能101级3D单片CFET环形振荡器，以及全球最小尺寸的6T SRAM位单元，该单元同时兼顾高密度与高电流设计。

据悉，基于早前纳米片单片CFET工艺架构，台积电研发团队引入了新颖集成特性，进一步将栅极间距缩减至48纳米以下，并在相邻FET间采用纳米片切割隔离（NCI）技术，同时在6T SRAM位单元内利用对接接触（BCT）互连技术实现反相器的交叉耦合。电学特性分析对比了两种环形振荡器布局，着重呈现了6T位单元对性能及稳健SRAM器件指标的作用。

这些成果标志CFET研发迈出关键一步，从器件级优化转向电路级集成。

台积电新进展

CFET是一种通过垂直堆叠n沟道FET和p沟道FET（CMOS器件基本组件）来提升晶体管密度的技术，理论较当前最先进纳米片FET技术，晶体管密度可提高近一倍。

然而，技术难度已逼近极限。首先，纳米片场效应晶体管制造本身便极为复杂。而对于CFET，纳米片场效应晶体管以单片方式垂直堆叠，自然制造难度会进一步加剧。

迄今，CFET研发成果仅局限于单个晶体管。在去年IEDM会议上，台积电展示了CFET反相器元件原型设计与运行结果。

台积电Yuh-Jier Mii博士在IEDM 2024演讲中探讨了从FinFET到纳米片FET再到垂直堆叠互补型或CFET架构的演进。他解释称，相比纳米片器件，CFET器件密度提升1.5至2倍，极有可能延续摩尔定律扩展。他还介绍了台积电为实现CFET技术所做努力。当时他们展示了业界首款且最小的48纳米间距CFET反相器。

Yuh-Jier Mii表示，台积电在IEDM 2024演示是CFET技术发展重大里程碑，将助推未来技术规模化。最新研发成果正是此基础上的延续。

据介绍，台积电制作了两类集成电路原型：一是作为逻辑电路基础的“环形振荡器”，二是作为存储电路基础的“SRAM单元”。环形振荡器规模尤其庞大，涵盖800至1000个晶体管。

环形振荡器由一个使能NAND逻辑元件（环形振荡器输出反馈元件）和100个反相器元件组成，形成101级环形振荡器。该原型工作电压范围0.5V至0.95V。随电源电压升高，振荡频率增加，频率波动减小。具体振荡频率数值未公开。

SRAM单元采用标准六晶体管电路配置，台积电制作了两类SRAM单元原型：优先存储密度的HD（高密度）型和优先性能（驱动电流）的HC（高电流）型。两类均已验证正常工作。HD型单元面积比采用近乎相同设计规则的纳米片FET单元小30%。若采用CFET技术，则HD型单元面积较HC型小20%。但HC型单元读取电流是HD型的1.7倍。

SRAM单元电路具备称为“交叉耦合”的独特连接方式，需对接接触点（BCT）来互连上、下FET。

原型HD型SRAM单元工作电压范围0.3V至1.0V。当电源电压0.75V时，读取静态噪声容限（RSNM）为135mV，读取电流17.5μA，写入容限（WM）265mV。该SRAM单元参数尚未优化，仍有改进余地。

CFET技术在逻辑和存储器领域实际应用目标时间为2030年代。当前开发集成电路仍处非常初级阶段，距离实用化尚有长路，仅迈出最初步伐。未来进展值得期待。

根据Yuh-Jier Mii在IEDM 2024报告，采用二维沟道材料晶体管也取得显著进展。台积电首次展示了采用与N2技术类似堆叠纳米片结构中单层沟道晶体管的电性能。此外，还开发了采用匹配良好N沟道和P沟道器件、工作电压1V的反相器。这项工作总结如下图所示。

展望未来，台积电还计划持续开发新型互连技术以提升互连性能。对于铜互连，计划采用新过孔方案降低过孔电阻和耦合电容。此外，正研发新型铜阻挡层以降低铜线电阻。

除铜外，目前正研发具气隙新型金属材料，该材料有望进一步降低电阻和耦合电容。插层石墨烯是另一极具前景新型金属材料，未来或显著降低互连延迟。相关研究成果概述如下图所示。

巨头都在紧跟

除台积电外，三星和英特尔也在关注CFET。

据了解，英特尔是三家企业中最早展示CFET的厂商，早在2020年IEDM展会就发布早期版本。2023年IEDM上，英特尔宣布对CFET最基本电路——反相器——进行多项改进。CMOS反相器将相同输入电压发送至堆叠中两器件栅极，并产生与输入逻辑相反输出。

英特尔发言人称：“反相器集成于一个鳍片上。” 他表示：“在最大程度缩小后，其尺寸仅普通CMOS反相器50%。”

问题在于，将构成双晶体管堆叠电路所需所有互连线塞入反相器电路中，会抵消面积优势。为保持电路紧凑，英特尔尝试减少与堆叠器件连接相关拥塞。在当前晶体管中，所有连接来自器件上方。但英特尔推出了背面供电技术，该技术允许多连线同时存在于硅片上方和下方。使用该技术从下方而非上方连接底部晶体管，显著简化电路。由此产生反相器具备60纳米接触多晶硅间距。

三星制程甚至较英特尔更小，展示了48纳米和45纳米接触式多晶硅间距器件，而英特尔为60纳米。但该结果仅针对单个器件，非完整反相器。尽管三星两款原型CFET中较小款性能有所下降，但幅度不大，其研究人员认为通过优化制造工艺即可解决。

三星成功关键在于能够对堆叠式pFET和nFET器件源极和漏极进行电气隔离。若隔离不足，这种三星称为3D堆叠式FET的器件会发生漏电。实现该隔离关键步骤是用新型干法刻蚀工艺取代传统湿法刻蚀工艺。这使得合格器件良率提升80%。

与英特尔一样，三星也采用从硅片下方接触器件底部方式节省空间。但这家韩国芯片制造商与美国公司不同之处在于，其在每对器件中仅使用一个纳米片，而英特尔使用三个。据其研究人员称，增加纳米片数量将提升CFET性能。

在IEDM 2024上，IBM研究院和三星联合展示一种名为“单片堆叠式场效应晶体管”的器件，该器件采用阶梯式沟道设计，下层沟道较上层更宽，从而降低堆叠高度并缓解高纵横比挑战。这项研究还涵盖沟道和源/漏区隔离技术以及双功函数金属应用。

CFET是必经之路

有专家认为，在CFET时代到来前，业界将经历三代纳米片架构及由此带来CMOS元件尺寸缩小停滞问题。据imec称，尺寸缩小停滞将迫使高性能计算芯片设计人员拆分SRAM等CMOS功能，并采用拼接旧工艺节点和芯粒变通方案。

imec认为，一些传统技术如模拟电路或I/O，可能需要不同方案集成。例如，可使用芯片组技术集成模拟电路或I/O。至少部分逻辑电路和SRAM可通过CFET架构实现可扩展性。这是他们的预期。

imec预计，到2032年，工艺节点缩小速度将会放缓，这将迫使人们更依赖芯片和先进封装混合搭配使用，以及那些仍在不断缩小的高性能逻辑组件。

但仅靠纳米片实现CMOS器件微缩非常困难。imec认为，只有CFET能真正持续缩小器件尺寸，当然还可与其他技术如芯粒和先进封装相结合以提升芯片性能。CFET正为器件持续微缩开辟道路。这正是CFET优势所在。

Imec预计，到2032年左右，CFET器件架构将超越1纳米节点。

但必须承认，虽然CFET有望恢复工艺尺寸缩小步伐，在新架构商业化前，仍有多个障碍需克服。例如如何为CFET结构供电是首先需直面难题；此外，因CFET结构较纳米片结构3D形状更高，结构纵横比增加也给制造工艺带来挑战。

在台积电看来，CFET架构“重大挑战”可能导致工艺复杂性和成本增加。

为克服这些挑战，厂商们须谨慎选择能降低工艺复杂性并最大限度减少对新材料和工艺能力需求的集成方案。此外，尽早开展EDA/流程工具开发，为重大设计变更做好准备也至关重要。

总而言之，虽是项好技术，但还需时间。